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Verilog‐HDLによるテストベンチ―アサーション検証の効率化のために 単行本 – 2006/4

5つ星のうち 2.8 4件のカスタマーレビュー

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商品の説明

内容(「MARC」データベースより)

RTLレベルまたは論理合成後のゲート・レベルでの論理検証を実行するために、ダイナミック・シミュレータでの検証では必ず使用するテストベンチについてまとめる。taskの使用に重点を置き、サンプルの記述を多く紹介。


登録情報

  • 単行本: 203ページ
  • 出版社: テクノプレス (2006/04)
  • 言語: 日本語
  • ISBN-10: 4924998664
  • ISBN-13: 978-4924998667
  • 発売日: 2006/04
  • 梱包サイズ: 21.2 x 15 x 1.8 cm
  • おすすめ度: 5つ星のうち 2.8 4件のカスタマーレビュー
  • Amazon 売れ筋ランキング: 本 - 790,723位 (本の売れ筋ランキングを見る)
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カスタマーレビュー

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2006年5月29日
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2006年12月23日
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2009年7月21日
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2006年9月27日
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